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   ..  Filename       : index.rst
   ..  Author         : Huang Leilei
   ..  Status         : draft
   ..  Created        : 2026-03-03
   ..  Description    : 第02练 - 时序逻辑设计
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第02练 - 时序逻辑设计 （05-08、05-12、05-19）
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1. 使用牛顿-拉夫逊迭代法对除法进行（时序逻辑的）硬件描述

   a. 输入：数据类型为S0I8F0的被除数dat_a_i；数据类型为S0I8F0的除数dat_b_i。
   #. 输出：数据类型为S0I8F8的商dat_c_o。
   #. 功能：分别实现流水型和迭代型。
   #. 精度：与“全精度运算”保持一致。
   #. 环境：不做限制。
   #. 语言：Verilog。

#. 对CRC进行算法建模：

   a. 输入：S0I8F0
   #. 输出：S0I32F0（对于CRC-N，数据应存放在低N bits）
   #. 功能：计算一段数据的CRC校验值（其长度在1~4096 byte范围内，支持宽度（1-32）、多项式、初始值、结果异或值、输入数据反转、输出数据反转等参数），并与golden做随机对比。
   #. 环境：不做限制。
   #. 语言：不做限制。
   #. 注意：如果与matlab中的golden（comm.CRCGenerator）进行对比，需配置成Direct Method。

#. 对CRC进行（时序逻辑的）硬件描述：

   a. 输入：S0I8F0
   #. 输出：S0I32F0（对于CRC-N，数据应存放在低N bits）
   #. 功能：计算一段数据的CRC校验值（其长度在1~4096 byte范围内，支持宽度（1-32）、多项式、初始值、结果异或值、输入数据反转、输出数据反转的在线配置）。
   #. 环境：不做限制。
   #. 语言：Verilog。

#. 请于05-26前提交实验报告至作业邮箱，应包含以下内容

   a. 标题（时序逻辑设计实验：CRC校验）
   #. 实验日期
   #. 学生信息
   #. 实验目的
   #. 实验原理
   #. 实验环境
   #. 代码及分析
   #. 仿真及分析
   #. 实验总结

   *  **注意简洁性，不需要长篇大论，讲清楚就可以!!**
   *  **注意简洁性，不需要长篇大论，讲清楚就可以!!**
   *  **注意简洁性，不需要长篇大论，讲清楚就可以!!**

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#. 选做：对基于两位饱和计数器的分支预测过程进行（时序逻辑的）硬件描述：

   a. 环境：不做限制。
   #. 语言：Verilog。